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新浪竞彩足球比分直扩播:AD9515是1.6GHz時鐘分配IC,分頻器,延時調整,雙輸出

時間:2019-12-3, 來源:互聯網, 文章類別:元器件知識庫

球探比分即时足球比分竞彩足球比分足彩比分直播 www.fdnax.tw 特征

1.6GHz差分時鐘輸入;2個可編程分配器;除以1到32的范圍;粗延時調整的相位選擇;1.6GHz LVPECL時鐘輸出;附加輸出抖動225 fs rms;800mhz/250mhz LVDS/CMOS時鐘輸出;附加輸出抖動300 fs rms/290 fs rms;延時高達10 ns;設備配置4級邏輯管腳節省空間,32引線LFCSP。

應用

低抖動、低相位噪聲時鐘分布;時鐘高速ADC、DAC、DDSs、DDCs、DUCs、MxFEs高性能無線收發器;高性能儀器;寬帶基礎設施;ATE。

一般說明

AD9515具有兩個輸出時鐘分配IC,其設計強調低抖動和相位噪聲以最大化數據轉換器性能。對相位噪聲和抖動要求很高的其他應用也從中受益。

有兩個獨立的時鐘輸出。一個輸出是LVPECL,而另一個輸出可以設置為LVDS或CMOS級別。LVPECL輸出工作在1.6ghz。另一個輸出在LVDS模式下工作到800mhz,在CMOS模式下工作到250mhz。

每個輸出都有一個可編程除法器,可以設置為除以1到32之間的一組選定整數。一個時鐘輸出相對于另一個時鐘輸出的相位可以通過用作粗略定時調整的分頻器相位選擇功能來設置。

LVDS/CMOS輸出具有一個延遲元件,具有三個可選擇的滿標度延遲值(1.5ns、5ns和10ns),每一個都有16個微調步驟。

AD9515不需要外部控制器進行操作或設置。該裝置通過11個引腳(S0到S10)使用4級邏輯進行編程。編程管腳內部偏置到⅓V。VREF管腳提供⅔V的電平。V(3.3 V)和GND(0 V)提供其他兩個邏輯電平。

非常適合用于數據轉換器時鐘應用,其中最大轉換器的性能是通過編碼信號與抖動的抖動來實現的。

AD9515采用32引線LFCSP,由單個3.3V電源供電。溫度范圍為-40°C至+85°C。

術語

相位抖動和相位噪聲

一個理想的正弦波可以被認為是具有一個連續的、均勻的相位級數,每個周期的時間從0度到360度。然而,隨著時間的推移,實際信號顯示出一定程度的變化。這種現象稱為相位抖動。雖然有許多原因會導致相位抖動,但其中一個主要原因是隨機噪聲,其統計特性為高斯(正態)分布。

這種相位抖動會導致正弦波能量在頻域內擴散,產生連續的功率譜。這個功率譜通常被報告為一系列的值,其單位為dBc/Hz,頻率與正弦波(載波)的給定偏移。該值是包含在1hz帶寬內的功率相對于載波頻率處的功率的比率(以dB表示)。對于每次測量,也給出了與載波頻率的偏移量。

在偏移頻率的某個間隔內(例如,10 kHz到10 MHz)集成包含的總功率也是有意義的。這稱為在該頻率偏移間隔上的集成相位噪聲,并且可以容易地與由于該偏移頻率間隔內的相位噪聲而引起的時間抖動相關。

相位噪聲對adc、dac和RF混頻器的性能有不利影響。它降低了轉換器和混頻器的可實現動態范圍,盡管它們受到不同方式的影響。

時間抖動

相位噪聲是一種頻域現象。在時域中,時間抖動也表現出同樣的效果。當觀測正弦波時,連續過零的時間會發生變化。對于方波,時間抖動被視為邊緣相對于其理想(規則)出現時間的位移。在這兩種情況下,從理想的時間變化是時間抖動。由于這些變化本質上是隨機的,時間抖動以秒均方根(rms)或高斯分布的1西格瑪為單位指定。

在DAC或ADC的采樣時鐘上發生的時間抖動降低了轉換器的信噪比和動態范圍。具有最低可能抖動的采樣時鐘提供給定轉換器的最高性能。

附加相位噪聲

它是由被測設備或子系統引起的相位噪聲量。已減去任何外部振蕩器或時鐘源的相位噪聲。這使得當與各種振蕩器和時鐘源一起使用時,能夠預測設備對整個系統相位噪聲的影響程度,每一個振蕩器和時鐘源對總相位噪聲都有貢獻。在許多情況下,一個元件的相位噪聲控制著系統的相位噪聲。

附加時間抖動

它是由被測設備或子系統引起的時間抖動量。已減去任何外部振蕩器或時鐘源的時間抖動。這使得能夠預測當與各種振蕩器和時鐘源一起使用時,設備對總系統時間抖動的影響程度,每種振蕩器和時鐘源都對總時間抖動做出貢獻。在許多情況下,外部振蕩器和時鐘源的時間抖動控制著系統的時間抖動。

典型性能特征

功能描述

總體

AD9515提供在一個或兩個輸出上分配其輸入時鐘的功能。OUT0是一個LVPECL輸出。OUT1可以設置為LVDS或CMOS邏輯電平。每個輸出都有自己的除法器,可以設置為從1(繞過)到32的整數值列表中選擇的除法比。

OUT1包括一個模擬延遲塊,可以設置為增加1.5ns、5ns或10ns的額外延遲滿標度,每一個都有16級的微調。

CLK,CLKB-差分時鐘輸入

CLK和CLKB引腳是差分時鐘輸入引腳。這個輸入的頻率高達1600兆赫。當轉換速率低于1v/ns時,抖動性能下降。輸入電平應該介于大約150毫伏的P到不超過2 V的P P。任何更大的結果都可能導致輸入管腳上的?;ざ艽蚩?。

CLK等效輸入電路見圖23。這個輸入是完全差分和自偏的。信號應使用電容器進行交流耦合。如果必須使用單端輸入,則只能通過交流耦合將其調節到差分輸入的一側。輸入的另一側應通過電容器旁路至安靜的交流接地。

同步

開機同步

當V電源打開時,會發出上電同步(POS),以確保輸出同步啟動。只有當V電源在35 ms內將區域從2.2 V轉換到3.1 V時,上電同步才會工作。在V跨過2.2 V后,POS最多可在65 ms內出現。只有未除數=1的輸出才同步。

同步

如果在操作過程中更改AD9515的設置配置,則輸出可能會變得不同步。輸出可以隨時重新同步。當SYNCB pin被拉低并釋放時發生同步。時鐘輸出(除divide=1外)被強制進入一個固定狀態(由divide和phase設置決定),并保持在靜態狀態,直到SYNCB pin返回高位。在釋放SYNCB pin后,在CLK的時鐘信號的四個周期后,所有輸出繼續同步時鐘(除divide=1的情況外)。

當一個輸出的divide=1時,該輸出不受SYNCB的影響。

AD9515的輸出可以使用SYNCB管腳同步。同步根據在輸出分頻器上設置的任何相位偏移,對齊時鐘輸出的相位。

同步是通過將SYNCB pin拉低至少5 ns來啟動的。發出命令時,輸入時鐘不必出現。同步發生在四個輸入時鐘周期之后。

同步適用于時鐘輸出:

(1)、沒有關閉的;

(2)、如果除法器不被除法=1(除法器被旁路)。

將除法器設置為divide=1(除法器被旁路)的輸出始終與輸入時鐘同步,并具有傳播延遲。

要正常工作,必須拔出SYNCB引腳。不要讓SYNCB管腳浮動。

R電阻器套

AD9515的內部偏置電流由R電阻器設置。該電阻應盡可能接近技術規格部分給出的值(R=4.12 kΩ)。這是一個標準的1%電阻值,應該很容易得到。該電阻器設置的偏置電流決定了AD9515內部??櫚穆嘸縉膠凸ぷ魈跫?。規范章節中給出的性能圖假設該電阻值用于R。

VREF公司

VREF引腳提供的電壓電平為⅔V。該電壓是設置引腳(S0到S10)使用的四個邏輯電平之一。這些引腳設置AD9515的操作。VREF管腳提供足夠的驅動能力,可以在單個零件上驅動盡可能多的安裝管腳。VREF引腳不得用于其他用途。

安裝程序配置

AD9515的具體操作由應用于設置管腳的邏輯電平(S10到S0)來設置。這些管腳使用四態邏輯。使用的邏輯電平為V和GND,加上⅓V和⅔V。⅓V電平由每個設置引腳(S10到S0)上的內部自偏壓提供。這是未連接(NC)的設置引腳所看到的電平。⅔V電平由VREF引腳提供。所有需要⅔V電平的設置引腳必須與VREF引腳連接。

AD9515操作由設置引腳上的邏輯電平組合決定。AD9515的設置配置如表10至表15所示。這四個邏輯級別稱為0、⅓、⅔和1。這些數字表示定義邏輯電平的V電壓的分數。請參閱表6中的設置管腳閾值。

一些設置引腳的含義取決于其他引腳上設置的邏輯電平。例如,S9/S10管腳對的效果取決于S8的狀態。S8選擇由S9/S10選擇的相位值是否影響OUT0或OUT1。此外,如果選擇OUT1來控制其相位,則效果進一步取決于S0的狀態。如果S=0,則繞過OUT1的延遲塊,并且S9/S10上的邏輯電平設置OUT1分配器的相位值。然而,如果S0≠0,則由S0上的邏輯電平設置OUT1的滿標度延遲,并且S9/S10設置延遲塊精細延遲(滿標度的分數)。

此外,如果由S2/S3/S4(對于OUT0)或S5/S6/S7(對于OUT1)選擇非零相位值,則該相位將覆蓋由S9/S10選擇的相位值。這允許在OUT0上選擇相位延遲,同時在OUT1上選擇時間延遲。

S1選擇每個輸出的邏輯電平。OUT0是LVPECL。LVPECL輸出差動電壓(V)可從兩個級別選擇:400 mV或780 mV。OUT1可以設置為LVDS或CMOS級別。外徑

通過將S2/S3/S4設置為0/1/0,可以關閉OUT0(斷電)??梢醞ü玈5/S6/S7設置為0/1/0來關閉OUT1。

不要將S2/S3/S4/S5/S6/S7設置為1/1/1/1/1/1。

分頻器相位偏移

可以選擇OUT0和OUT1的相位偏移。這允許設置OUT0和OUT1的相對相位。

在同步操作之后(參見同步部分),每個分頻器的相位偏移字確定在啟動時鐘輸出邊緣之前要等待的輸入時鐘(CLK)周期的數目。通過給每個分頻器一個不同的相位偏移,輸出輸出延遲可以設置為快速時鐘周期t的增量。

圖29顯示了四種情況,每種情況的分隔符設置為divide=4。通過將相位偏移量從0增加到3,輸出與初始邊的偏移量為t的倍數。

例如:

CLK=491.52兆赫;

t=1/491.52=2.0345ns除以=4:相位偏移0=0ns;

相位偏移1=2.0345 ns;

相位偏移2=4.069 ns;

相位偏移3=6.104 ns;

輸出也可以描述為:

相位偏移0=0’

相位偏移1=90’

相位偏移2=180’

相位偏移3=270’

將“相位偏移”設置為“相位=4”將導致與“相位=0°或360°相同的相對相位。

相位偏移的分辨率由CLK處的快時鐘周期(t)設置。最大的唯一相位偏移小于分頻比,直到15的相位偏移。

通過計算特定分割比的相位步長,相位偏移可以與度數相關:

相位階躍=360°/除以比;

使用一些相同的例子:

除=4;

相位階躍=360°/4=90°;

以度為單位的唯一相位偏移為相位=0°、90°、180°、270°。

除以=9;

相位階躍=360°/9=40°;

唯一的相位偏移度為0°、40°、80°、120°、160°、200°、240°、280°、320°。

延遲塊

OUT1包括一個模擬延遲元件,其在通過該輸出的時鐘信號中給出可變時間延遲(ΔT)。

可以使用的延遲量由輸出頻率決定。延遲量限制在時鐘周期的一半以下。例如,對于一個10 MHz的時鐘,延遲可以延伸到最大10納秒。然而,對于100 MHz時鐘,最大延遲小于5 ns(或周期的一半)。

AD9515允許選擇3個滿標度延遲,1.5 ns、5 ns和10 ns,由延遲滿標度設置(見表10)。每一個滿標度延遲都可以通過16個微調值進行縮放,微調值由延遲字設置(見表14和表15)。

延遲塊會給輸出增加一些抖動。這意味著延遲功能應主要用于對數字芯片(如FPGA、ASIC、DUC和DDC)進行計時,而不是為數據轉換器提供采樣時鐘。對于更長的滿標度,抖動更高,因為延遲塊使用斜坡和跳閘點來創建可變延遲。更長的斜坡意味著更多的噪音有可能被引入。

當延遲塊關閉(旁路)時,它也會斷電。

輸出

AD9515提供三種不同的輸出電平選擇:

LVPECL、LVDS和CMOS。OUT0/OUT0B提供LVPECL差分輸出。LVPECL差動電壓擺動(V)可選擇為400 mV或790 mV。

OUT1/OUT1B可以選擇作為LVDS差分輸出或一對CMOS單端輸出。如果選擇為CMOS,OUT1是一個無反轉的單端輸出,OUT1B是一個反向的單端輸出。

電源

AD9515需要3.3 V±5%的V電源。在電源電壓在此范圍內的情況下,規格部分中的表格給出了AD9515的預期性能。在任何情況下,絕對值最大值范圍為0.3 V至+3.6 V,相對于GND,超過Pin VS.。

電源線和印刷電路板接地平面的布局應遵循良好的工程實踐。電源應在具有足夠電容(>10μF)的PCB上旁路。應使用足夠的電容器(0.1μF)繞過AD9515,使所有電源引腳盡可能靠近零件。AD9515評估板(AD9515/PCB)的布局就是一個很好的例子。

外露金屬槳

AD9515封裝上的外露金屬葉片是一個電氣連接,也是一個熱增強。要使設備正常工作,撥桿必須正確接地(GND)。

AD9515包裝的外露擋板必須焊接下來。AD9515必須通過其暴露的槳葉散熱。PCB用作AD9515的散熱器。PCB附件必須提供到更大散熱區域(例如PCB上的接地平面)的良好熱路徑。這需要從頂層到地平面的過孔網格(見圖34)。AD9515評估板(AD9515/PCB)提供了一個很好的例子,說明零件應如何連接到PCB。

電源管理

在某些情況下,可以通過關閉未使用的功能來將AD9515配置為使用較少的電源。

節電選項包括:

(1)、當設置為divide=1(旁路)時,除法器斷電。

(2)、在關閉模式(S0=0)下,可調延遲塊on OUT1斷電。

(3)、不需要的輸出可以斷電(見表12和表13)。這也降低了輸出的除法器的功率。

應用

AD9515輸出用于ADC時鐘。

應用

任何高速模數轉換器(ADC)對用戶提供的采樣時鐘的質量都非常敏感。ADC可以看作是一個采樣混頻器,時鐘上的任何噪聲、失真或定時抖動都與a/D輸出處的所需信號相結合。時鐘完整性要求隨模擬輸入頻率和分辨率的變化而變化,在≥14位分辨率的更高模擬輸入頻率應用最為嚴格。ADC的理論信噪比受到ADC分辨率和采樣時鐘抖動的限制??悸塹嬌珊雎緣牟匠ず土炕蟛畹奈尷薹直媛實睦硐階DC,可用信噪比近似表示可用的信噪比。

其中f是被數字化的最高模擬頻率。

tj是采樣時鐘上的均方根抖動。

圖35顯示了所需的采樣時鐘抖動作為一個函數模擬頻率和有效位數(ENOB)。

參見上的應用說明AN-756和AN-501。

許多高性能adc具有差分時鐘輸入,以簡化在噪聲PCB上提供所需低抖動時鐘的任務。(在有噪聲的PCB上分配單端時鐘會導致采樣時鐘上的耦合噪聲。差分分布具有固有的共模抑制,可以在噪聲環境中提供優越的時鐘性能。AD9515具有提供差分時鐘輸出的LVPECL和LVDS輸出,這使時鐘解決方案能夠最大化轉換器SNR性能。選擇最佳時鐘/轉換器解決方案時,應考慮ADC的輸入要求(差分或單端、邏輯電平、終端)。

LVPECL時鐘分布

AD9515的低電壓、正射極耦合邏輯(LVPECL)輸出提供從AD9515可用的最低抖動時鐘信號。LVPECL輸出(因為它們是開放發射極)需要一個直流終端來偏置輸出晶體管。圖31中的簡化等效電路顯示了LVPECL輸出級。

在大多數應用中,建議使用標準的LVPECL遠端終端,如圖36所示。電阻網絡設計用于匹配傳輸線阻抗(50Ω)和開關閾值(V−1.3 V)。

LVDS時鐘分布

AD9515提供一個時鐘輸出(OUT2),可以選擇CMOS或LVDS電平。低壓差分信號(LVDS)是OUT2的差分輸出選項。LVDS使用電流模式輸出級。電流為3.5毫安,在100Ω電阻上產生350毫伏的輸出擺幅。LVDS輸出滿足或超過所有ANSI/TIA/EIA-644規范。

LVDS輸出的推薦終端電路如圖38所示。

有關LVD的更多信息,請參見上的應用說明AN-586。

CMOS時鐘分布

AD9515提供一個輸出(OUT1),可以選擇CMOS或LVDS電平。當選擇為CMOS時,該輸出提供在其時鐘輸入處需要CMOS級邏輯的驅動裝置。

當使用單端CMOS時鐘時,應使用以下一些一般準則。

如果可能的話,點對點網絡的設計應該使得一個驅動程序在網絡上只有一個接收器。這允許簡單的終端方案,并盡量減少由于網絡上可能的不匹配阻抗引起的振鈴。通常需要在電源處串聯終端,以提供傳輸線匹配和/或減少驅動器處的電流瞬變。電阻值取決于電路板設計和時序要求(通常使用10Ω至100Ω)。CMOS的輸出也受到電容負載或跟蹤長度的限制。通常,建議道長小于3英寸,以保持信號上升/下降時間和信號完整性。

在PCB跟蹤的遠端終止是第二個選項。如圖40所示,AD9515的CMOS輸出電流不足以提供低阻抗電阻遠端終端的全電壓擺動。遠端終端網絡應與PCB跟蹤阻抗匹配,并提供所需的開關點。在某些應用中,減小的信號擺幅仍然可以滿足接收機的輸入要求。當在不太關鍵的網絡上驅動長跟蹤長度時,這非常有用。

由于單端CMOS時鐘的局限性,在長記錄道上驅動高速信號時應考慮使用差分輸出。AD9515提供了LVPECL和LVDS輸出,它們更適合于驅動長記錄道,其中差分信號固有的抗噪性為時鐘轉換器提供了優越的性能。

設置引腳(S0到S10)

需要邏輯電平為⅓V(內部自偏壓)的設置引腳應連接在一起,并通過電容器旁路接地。

需要邏輯電平為⅔V的設置引腳應與VREF引腳連接在一起,并通過電容器旁路接地。

電源和接地注意事項及電源抑制

許多應用在不太理想的工作條件下尋求高速和性能。在這些應用電路中,PCB的實現和結構與電路設計同等重要。正確的射頻技術必須用于設備選擇、放置和布線,以及電源旁路和接地,以確保最佳性能。

相位噪聲和抖動測量裝置

其中:tj_RMS是RMS時間抖動;SNR是信噪比;SND是源噪聲密度,單位為nV/√Hz;BW是SND濾波器帶寬VA是模擬源電壓fA是模擬頻率;θ項是量子化誤差、熱誤差和DNL誤差。

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